[반도체] AI 반도체의 병목이 웨이퍼에서 패키징·테스트로 이동하는 구간임

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📋 핵심 내용 요약

1. 이 보고서의 핵심 논리는 AI 반도체 투자 사이클의 중심이 전공정뿐 아니라 후공정으로 빠르게 확장되고 있다는 것임. TSMC·Intel뿐 아니라 삼성전자·SK하이닉스·Micron·ASE·Amkor가 Advanced Packaging(첨단 패키징)과 Test 생산능력을 동시에 확대하고 있음. [팩트, p3]

2. 가장 중요한 변화는 패키징이 더 이상 칩을 단순히 보호하고 조립하는 공정이 아니라 GPU·ASIC 같은 Logic과 HBM 사이의 데이터 이동 속도를 결정하는 시스템 성능의 일부가 됐다는 점임. [팩트, p12-13]

3. 보고서는 후공정에서 특히 ① Intel EMIB, ② Memory Tester, ③ Memory OSAT(외주 반도체 조립·테스트)라는 세 가지 테마를 가장 중요하게 봄. [팩트, p17]

4. EMIB(Embedded Multi-die Interconnect Bridge)는 거대한 실리콘 인터포저 전체를 까는 대신 필요한 연결 부위에만 작은 Silicon Bridge를 쓰는 Intel의 2.5D 패키징 기술이며, AI 패키지가 커질수록 구조적 장점이 커진다는 것이 보고서의 논리임. [팩트, p19]

5. 삼성전자 HBM4 확대는 HBM용 Tester만 늘리는 것이 아니라 온양의 HBM 집중 → 기존 범용 DRAM Test의 베트남 이전·증설이라는 생산거점 재편까지 일으켜 와이씨·디아이·엑시콘 등 Tester 밸류체인을 자극한다고 분석함. [팩트, p22-23]

6. 동시에 HBM에 내부 후공정 자원이 집중되면서 범용 DRAM·NAND의 Package·Test·Module Assembly가 외부 업체로 밀려나 SFA반도체·한양디지텍·드림텍 같은 Memory OSAT의 새로운 수요가 생긴다는 논리임. [팩트, p28-31]

7. 종목 측면에서 보고서가 가장 강하게 제시하는 기업은 피에스케이홀딩스이며, TSMC CoWoS·메모리 3사의 HBM·글로벌 OSAT·향후 Intel EMIB라는 네 개 투자축에 모두 연결되는 구조를 이유로 제시함. [팩트, p40-41]

8. 첨부 보고서만 놓고 보면 후공정 소부장 산업의 방향성 자체는 상당히 설득력 있음. 다만 EMIB 양산 확대, 삼성전자 HBM4 투자 속도, 범용 메모리 외주화 규모에는 아직 증권사 추정이 상당 부분 포함돼 있어 “완벽히 확신한다”는 조건에는 미달함. [해석]

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🚀 왜 갑자기 후공정이 중요해졌는가

9. 보고서가 말하는 본질은 “AI 때문에 반도체를 더 많이 만드는 것”보다 AI 칩을 만드는 방식 자체가 바뀌었다는 데 있음. [해석]

10. 과거에는 회로 선폭을 줄여 하나의 Monolithic Die, 즉 한 덩어리 칩의 성능을 높이는 방식이 반도체 성능 개선의 중심이었음. [팩트, p12]

11. 그러나 선단 공정으로 갈수록 개발비와 제조 난도는 올라가는데 성능 향상 폭은 과거보다 체감하기 어려워졌다고 보고서는 설명함. [팩트, p12]

12. 이에 GPU·ASIC·HBM처럼 기능이 다른 여러 칩을 하나의 패키지 안에서 빠르게 연결하는 Heterogeneous Integration, 즉 이종집적이 중요해졌음. [팩트, p12]

13. 특히 AI 가속기는 Logic 자체의 연산속도뿐 아니라 Logic과 HBM 사이에서 얼마나 많은 데이터를 얼마나 빨리 주고받느냐가 전체 성능을 좌우함. [팩트, p12]

14. 따라서 칩 사이 물리적 거리를 줄이고 연결선을 넓히는 패키징 기술 자체가 시스템 성능을 결정하는 핵심 기술로 바뀌었음. [해석]

15. 2.5D Packaging은 GPU·ASIC과 HBM을 Interposer나 Bridge 위에서 수평으로 연결하는 방식임. [팩트, p13]

16. 3D Packaging은 여러 DRAM Die를 TSV(Through-Silicon Via, 실리콘 관통전극)를 이용해 수직으로 쌓는 방식임. [팩트, p13]

17. HBM은 대표적인 3D 적층 제품이고, GPU와 여러 HBM을 연결하는 CoWoS나 EMIB는 대표적인 2.5D 패키징 기술임. [팩트, p13]

18. 결국 AI 가속기 한 개에는 수평 연결과 수직 적층이 동시에 들어가므로 후공정의 공정 수와 난도가 동시에 높아짐. [해석]

[그림 ‘AI 반도체 시대의 2.5D와 3D Packaging’, p13]

19. Advanced Packaging에는 Grinding·Dicing·Bonding·Reflow·Molding·Underfill·Inspection·Test 등 여러 공정이 연속해서 필요함. [팩트, p14]

20. Grinding은 웨이퍼를 얇게 가는 공정이고 Dicing은 개별 Die로 잘라내는 공정임. [팩트, p14]

21. Bonding은 여러 칩을 정밀하게 정렬해 붙이는 공정이며 HBM 적층 수가 늘어날수록 오차 허용범위가 작아짐. [팩트, p14-15]

22. Reflow는 Bump를 녹여 칩 사이 전기적 접합을 형성하는 공정으로, 피에스케이홀딩스의 핵심 장비 영역임. [팩트, p14-15]

23. HBM이 고단화될수록 Die는 더 얇아지고 정렬 정확도는 더 높아져야 하므로 Bonder·Dicer 등의 장비 사양도 높아짐. [팩트, p15]

24. 즉 후공정 장비 시장은 단순히 “공장 증설로 장비 대수가 늘어나는 효과”와 “장비 한 대의 기술가치가 높아지는 효과”를 동시에 받을 수 있음. [해석]

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💰 CAPEX가 실제로 얼마나 커지는가

25. 보고서는 2026-2028년을 Foundry·Memory·OSAT가 동시에 후공정 CAPEX를 늘리는 이례적인 투자 구간으로 판단함. [팩트, p6]

26. Foundry에서는 TSMC가 CoWoS에, Intel이 EMIB에 투자함. [팩트, p6]

27. Memory에서는 삼성전자·SK하이닉스·Micron이 HBM Packaging 및 Memory Test 생산능력을 확장함. [팩트, p6]

28. OSAT에서는 ASE 등을 중심으로 Bumping·Packaging·Test 증설이 이어짐. [팩트, p6]

29. TSMC는 보고서 기준 2026년 CAPEX 가이던스를 종전 520-560억달러에서 600-640억달러로 상향했음. [팩트, p7]

30. 상·하단이 각각 80억달러 올라간 셈임. [팩트, p7]

31. 보고서는 TSMC CAPEX 가운데 Packaging & Test 비중을 20%로 제시함. [팩트, p7]

32. 따라서 계산은 600억달러×20%=120억달러, 640억달러×20%=128억달러가 되어 연간 Advanced Packaging·Test 투자 재원이 약 120-128억달러라는 결론이 나옴. [팩트, p7]

33. 이 숫자가 중요한 이유는 후공정 투자가 전공정의 부수적 CAPEX가 아니라 독립적인 대규모 시장으로 커지고 있음을 보여주기 때문임. [해석]

[표 ‘TSMC Packaging, Test 투자비중’, p7]

34. TSMC는 AI 패키지 대형화에 따라 CoWoS-S에서 Local Silicon Bridge를 사용하는 CoWoS-L로 확장하고 있음. [팩트, p7]

35. 장기적으로는 310×310mm 크기의 CoPoS(Chip-on-Panel-on-Substrate)까지 개발하고 있다고 보고서는 설명함. [팩트, p7]

36. 이는 후공정 산업이 단순 증설이 아니라 Wafer 기반 → 더 큰 Panel 기반으로 생산방식까지 변할 가능성이 있음을 뜻함. [해석]

37. Intel도 New Mexico에서 35억달러 규모로 Fab 9·Fab 11X의 EMIB/Foveros 생산기반을 확대 중이라고 보고서는 설명함. [팩트, p8]

38. Malaysia Penang에서도 Advanced Packaging 투자를 추진해 보고서가 집계한 Intel의 확정 후공정 투자액은 약 105억달러 수준임. [팩트, p8]

39. ASE 역시 Packaging과 Test 생산능력을 함께 늘리며 AI 고객 물량 증가에 대응하고 있음. [팩트, p9]

40. Amkor도 Arizona에 Advanced Packaging & Test Campus를 확대하고 있어 후공정 CAPEX가 TSMC 한 회사의 이야기가 아니라는 점이 중요함. [팩트, p9]

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🌐 테마 1 — CoWoS 다음에 EMIB를 봐야 하는 이유

41. CoWoS-S는 GPU와 HBM 아래에 큰 Silicon Interposer를 통째로 깔아 미세배선으로 연결하는 방식임. [팩트, p18]

42. 이 구조는 연결 성능은 뛰어나지만 패키지 크기가 커질수록 사용되는 Silicon 면적과 비용이 커지고 수율 부담도 높아질 수 있음. [팩트, p18]

43. 이에 TSMC도 전체를 Silicon으로 만드는 CoWoS-S에서 RDL(Redistribution Layer, 재배선층)과 Local Silicon을 섞는 CoWoS-L로 이동하고 있음. [팩트, p18]

44. Intel EMIB는 필요한 고속 연결 위치에만 작은 Silicon Bridge를 삽입한다는 점에서 이 문제에 다른 방식으로 접근함. [팩트, p19]

45. 큰 실리콘 판 한 장 대신 필요한 곳에만 작은 다리를 놓는 구조라고 이해하면 됨. [해석]

46. 보고서는 CoWoS-S가 약 3.3× reticle, 약 2,700mm²까지 대응하는 구조라고 설명함. [팩트, p19]

47. 반면 EMIB-T 로드맵은 2026년 8×+ reticle 약 6,800mm², 2028년 12×+ 약 10,000mm²까지 제시됨. [팩트, p19]

48. 따라서 AI 가속기가 더 커지고 HBM 탑재 개수가 증가할수록 EMIB의 확장성이라는 장점이 부각될 수 있다는 것이 보고서의 주장임. [해석]

[그림 ‘CoWoS-S와 EMIB Silicon 구조 비교’, p19]

49. 중요한 것은 EMIB가 CoWoS를 완전히 대체하느냐가 아님. [해석]

50. 보고서가 강조하는 핵심은 AI GPU·ASIC 수요가 너무 커져 CoWoS 하나만으로 전체 수요를 감당하기 어려워지므로 두 번째·세 번째 패키징 공급원이 필요하다는 점임. [팩트, p20]

51. 보고서는 2026년 TSMC CoWoS CAPA가 월 12-14만장까지 늘어날 것으로 보면서도 2026년 6월 수급 Gap을 약 20%로 추정함. [팩트, p20]

52. 연말 Gap도 약 10%로 줄어들 뿐 공급 부족이 완전히 해소되지 않는다는 전제를 사용함. [팩트, p20]

53. 결국 AI 가속기 증가 → CoWoS 부족 → EMIB 추가 증설 → 관련 장비 공급업체의 고객·시장 확대라는 연결고리가 만들어짐. [해석]

54. 국내에서는 보고서가 피에스케이홀딩스와 이오테크닉스를 대표적인 관련 수혜 후보로 제시함. [팩트, p20]

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🧪 테마 2 — HBM4가 왜 범용 DRAM Tester까지 움직이는가

55. 두 번째 핵심은 삼성전자 HBM4 투자 증가가 HBM 전용 Tester 하나만의 시장을 키우는 것이 아니라는 점임. [해석]

56. 보고서는 삼성전자가 기존 Conventional Memory 후공정 라인으로 사용하던 온양 Fab을 HBM 중심으로 재편한다고 판단함. [팩트, p22]

57. 기존 범용 Memory Test 장비와 물량은 베트남 생산거점으로 이전하고 신규 CAPA를 추가하는 방향으로 설명함. [팩트, p22]

58. 따라서 온양에는 HBM Tester가 더 필요하고 베트남에는 Conventional DRAM Tester가 더 필요해짐. [팩트, p22]

59. 이는 HBM 생산 증가가 범용 메모리 장비 수요까지 파급시키는 일종의 “자리 밀어내기 효과”임. [해석]

60. 2026년 삼성전자향 검사장비 계약은 보고서 집계상 디아이 1,423억원, 와이씨 2,552억원, 엑시콘 1,018억원 수준임. [팩트, p22-23]

61. 와이씨는 국내 평택·온양 등에 필요한 HBM 및 Memory Wafer Burn-in Tester 영역에 노출됨. [팩트, p23-26]

62. 디아이와 엑시콘은 베트남 신규 CAPA의 Package Burn-in Tester 및 CLT에 연결되는 구조임. [팩트, p23-26]

63. Burn-in은 완성된 DRAM에 높은 온도와 전압을 가해 초기에 고장날 가능성이 높은 제품을 미리 걸러내는 검사임. [팩트, p25]

64. Low Frequency Test는 낮은 속도로 데이터를 반복해서 쓰고 읽으며 Memory Cell과 기본 동작을 검사하는 과정임. [팩트, p25]

65. 기존에는 Burn-in 장비와 LF Tester 사이에서 제품을 옮기고 다시 투입해야 했음. [팩트, p25]

66. CLT(Chambered Low-Frequency Tester)는 두 검사를 하나의 Chamber 안에서 수행하는 장비임. [팩트, p26]

67. 따라서 이동시간과 장비 설치면적을 줄이면서 동일한 클린룸 공간에서 더 많은 DRAM을 검사할 수 있음. [팩트, p26]

68. 신규 CAPA 투자와 동시에 Test Architecture 자체가 변한다는 점에서 CLT는 단순 교체수요보다 강한 성장 논리를 가질 수 있음. [해석]

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🏭 테마 3 — HBM이 늘수록 왜 범용 메모리가 외주로 나가는가

69. HBM은 Thin Wafer·TSV·Stacking·Bonding 등 난도가 높은 공정이 많아 범용 DRAM보다 훨씬 많은 후공정 Resource를 사용함. [팩트, p28]

70. 수율과 고객 인증이 중요한 HBM은 메모리 업체가 핵심 공정을 직접 통제하려는 유인이 강함. [팩트, p28]

71. 반대로 범용 DRAM의 Package·Final Test·Module Assembly는 오래된 표준화 공정이라 외부 업체가 수행하기 상대적으로 쉬움. [팩트, p28-29]

72. 따라서 내부 후공정 CAPA가 부족하면 회사 입장에서는 제한된 공장을 고부가가치 HBM에 우선 배정하는 것이 합리적임. [해석]

73. 이때 기존 범용 DRAM 물량이 외부 OSAT로 밀려나면서 HBM 투자가 직접 관계없어 보이는 범용 후공정 회사까지 수혜를 줄 수 있음. [해석]

74. Package Assembly에는 Sawing·Die Attach·Wire Bonding·Molding 등이 포함됨. [팩트, p29]

75. Final Test에서는 완성된 Package의 전기적 특성과 작동 여부를 검사함. [팩트, p29]

76. Module Assembly는 완성된 DRAM Package를 PCB(인쇄회로기판)에 SMT(Surface Mount Technology, 표면실장) 방식으로 붙여 DIMM 메모리 모듈을 만드는 공정임. [팩트, p28-29]

77. 보고서는 국내에서는 온양·천안이 HBM 및 Advanced Packaging 중심으로 이동하는 방향을 제시함. [팩트, p30]

78. 해외에서는 Philippines·Vietnam·India가 범용 Package·Test·Module Assembly 역할을 확대하는 구조로 봄. [팩트, p30]

79. 주요 국내 연결 업체로 Philippines의 SFA반도체, Vietnam의 한양디지텍, India의 드림텍을 제시함. [팩트, p30-31]

80. 보고서는 향후 총 2-3조원 규모의 Module Assembly 물량이 외주화될 것으로 기대하며 세 업체가 나누어 수행할 것으로 추정함. [팩트, p31]

81. 다만 여기서 “2-3조원”과 업체별 배분은 확정 발주가 아니라 한화투자증권의 추정이라는 점을 구분해서 봐야 함. [해석]

82. 한양디지텍 사례에서 보고서는 Memory Module ASP가 2025년 8,718원에서 2026년 상반기 12,008원으로 약 38% 상승했다고 계산함. [팩트, p32]

83. 2026년 CAPA 기준 Full-CAPA 매출 잠재력은 Memory Module 약 7,325억원과 SSD 약 3,837억원을 합쳐 약 1.12조원으로 계산함. [팩트, p32]

84. Memory Module CAPA를 50% 늘리면 Full-CAPA 매출 약 1.49조원, 100% 늘리면 약 1.85조원이라는 시나리오를 제시함. [팩트, p32]

85. 따라서 OSAT 투자 포인트의 핵심 확인변수는 “외주화한다”는 방향보다 실제 증설 규모와 실제 발주량임. [해석]

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🛰️ 부록 Tera Fab은 어떻게 봐야 하는가

86. 보고서는 Tesla·SpaceX·xAI의 장기 AI 반도체 수요에 대응하기 위한 자체 생산 프로젝트를 Tera Fab으로 설명함. [팩트, p34]

87. Tera Fab은 단순 Logic Fab이 아니라 Mask → Wafer Fab → Advanced Packaging → Test를 내부에서 연결하는 수직계열화 구상임. [팩트, p34]

88. 지상용 AI5·AI6뿐 아니라 우주용 AI Logic과 LPDDR·HBM 등 Memory까지 검토하는 그림을 제시함. [팩트, p34]

89. 보고서에 따르면 제조기술을 완전히 처음부터 만드는 방식보다는 Intel 14A 등 이미 검증된 선단 Logic 플랫폼을 활용하는 방향임. [팩트, p34-36]

90. 이 때문에 새로운 팹이 생긴다고 해서 모든 장비업체에 기회가 생기는 것이 아니라 Intel·TSMC·글로벌 OSAT에서 실제 양산 Reference를 가진 업체가 유리하다는 논리가 중요함. [팩트, p36-37]

91. 보고서는 국내 후보로 HPSP·PSK·파크시스템스·피에스케이홀딩스·이오테크닉스 등을 제시함. [팩트, p37]

92. 그러나 Tera Fab은 본 보고서의 세 핵심 테마보다 불확실성이 훨씬 높으므로 현 단계에서는 기본 투자논리보다 추가 옵션 가치로 보는 편이 타당함. [해석]

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📈 기업별로 보면 무엇이 가장 중요한가

93. 피에스케이홀딩스는 Reflow와 Descum을 주력으로 하는 후공정 장비업체이며 보고서는 신규 Buy와 목표주가 27만원을 제시함. [팩트, p40]

94. 보고서 기준 9월 28일 주가 166,900원 대비 제시된 목표주가 상승여력은 (270,000÷166,900−1)×100=61.8%임. [팩트, p40]

95. 가장 강한 장점은 TSMC CoWoS의 Reflow, 메모리 3사의 HBM Reflow, OSAT Descum이라는 서로 다른 고객·공정에 동시에 노출돼 있다는 점임. [팩트, p40-41]

96. 특히 보고서는 TSMC CoWoS향 Reflow가 피에스케이홀딩스 전체 매출의 약 40-50%에 달하는 것으로 추정함. [팩트, p40]

97. Intel EMIB에서는 Reflow와 Descum 두 장비가 모두 진입할 가능성을 보고 있어 EMIB가 현실화되면 기존 성장축 위에 신규 고객이 더해지는 구조임. [팩트, p41]

98. 한화투자증권은 피에스케이홀딩스의 2027년 매출을 약 4,835억원, 영업이익을 약 2,006억원으로 전망함. [팩트, p41]

99. 목표주가 27만원은 2027년 예상 EPS 8,073원에 후공정 Peer 멀티플 약 33배를 적용한 값으로, 8,073원×33배≈266,409원을 27만원 수준으로 제시한 구조임. [팩트, p41]

100. 따라서 피에스케이홀딩스의 핵심 리스크는 AI 후공정 방향 자체보다 TSMC 투자 지연, EMIB 장비 진입 실패, 이미 높아진 주가에 따른 멀티플 압축임. [해석]

101. 와이씨는 삼성전자의 HBM Wafer Test 투자에 직접 노출되는 Wafer Burn-in Tester 업체이며 보고서는 목표주가를 기존 25,000원에서 21,500원으로 낮춰 제시함. [팩트, p45, p53]

102. 보고서는 와이씨 실적을 2026년 매출 3,820억원·영업이익 556억원에서 2027년 4,654억원·768억원으로 전망해 각각 약 22%, 38% 성장을 예상함. [팩트, p45]

103. 2027년 예상 PER은 보고서 기준 17.1배이며, HBM4 생산량과 삼성전자 Tester 발주 지속 여부가 가장 직접적인 실적 변수임. [팩트, p45-49]

104. 엑시콘은 Package·Module Test 영역을 담당하며 기존 Burn-in과 LF Test를 통합한 CLT를 신규 성장동력으로 제시함. [팩트, p50]

105. CLT의 매력은 장비 판매가 끝이 아니라 설치 대수가 늘수록 주기적으로 교체되는 Interface Board에서 반복매출이 생긴다는 점임. [팩트, p50-51]

106. 보고서는 2026년 신규 CLT 15대와 연말 Installed Base 26대를 가정함. [팩트, p51]

107. 2027년 신규 CLT를 30대·60대·100대로 가정하면 주요 제품 매출 시나리오는 각각 3,416억원·4,916억원·6,916억원으로 크게 달라짐. [팩트, p51]

108. 이처럼 엑시콘은 Upside가 큰 대신 실적 범위가 매우 넓어 실제 CLT 발주 대수가 투자 판단에서 가장 중요한 변수임. [해석]

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⚠️ 리스크 & 기회

109. 단기 1-3개월 기회는 확률 70%·영향도 높음으로 보며, HBM4 및 후공정 발주 공시가 계속될 경우 Tester와 Packaging 장비의 실적 가시성이 높아지는지를 확인해야 함. 이 확률은 보고서에 없는 본 분석의 주관적 시나리오 값임. [해석]

110. 단기 리스크는 확률 40%·영향도 보통~높음으로 보며, 이미 강하게 오른 후공정 종목에서 신규 발주가 기대를 밑돌 경우 실적 변화보다 먼저 밸류에이션이 조정될 수 있음을 확인해야 함. 이 확률 역시 보고서에 없는 시나리오 값임. [해석]

111. 중기 6-12개월의 가장 중요한 확인법은 세 가지이며, Intel EMIB 양산 CAPA와 실제 장비 PO(Purchase Order, 발주서), 삼성전자 HBM4·베트남 Tester 발주, 그리고 범용 DRAM Module 외주 물량의 실제 계약 규모를 순서대로 확인해야 함. [해석]

112. 최종 판단은 “후공정 소부장이라는 섹터 방향에는 동의하지만, 지금 이 섹터에 무조건 투자한다고 말할 정도의 완벽한 확신은 아직 없음”임. 특히 보고서의 가장 강한 논리인 AI 패키징·테스트 CAPEX 확대는 이미 실제 투자와 수주로 상당 부분 확인되지만, EMIB와 Memory OSAT의 2027년 증분은 아직 추정 의존도가 높으므로 신규 발주가 숫자로 확인되는지가 마지막 관문임. [해석]

📌 보고서의 투자 논리를 한 장으로 압축하면

AI GPU·ASIC 증가
→ Logic ↔ HBM 데이터 병목 확대
→ Advanced Packaging 중요도 상승
→ CoWoS 공급 부족 + Package 대형화
→ CoWoS 증설 + Intel EMIB 확대
→ Reflow·Descum 등 후공정 장비 수요 증가

동시에,

HBM4 생산 확대
→ 삼성전자 내부 후공정 Resource를 HBM에 우선 배정
→ 온양 HBM 집중 + 범용 Test 베트남 이전
→ Wafer/Package Tester·CLT 수요 증가

그리고,

내부 후공정 CAPA 부족
→ 범용 DRAM Package/Test/Module 외부 이전
→ Memory OSAT 물량·가동률 상승

이 세 줄이 이 56페이지 보고서의 사실상 전부라고 볼 수 있음. 보고서 자체도 세 가지 핵심 변화를 Intel EMIB·Tester·Memory OSAT로 명시하고 있음.

🧵 한 줄 코멘트

AI 반도체 경쟁의 무대가 ‘누가 더 미세하게 깎느냐’에서 ‘만든 칩들을 누가 더 빠르고 정확하게 연결하고 검사하느냐’까지 넓어졌으며, 이번 보고서는 바로 그 무대 이동에 베팅하는 논리임.